Quick Look
日本鎧俠推出第10代BiCS FLASH 3D NAND技術，定格在332層，而非盲目追求更高層數。此舉旨在平衡成本、功耗與可靠性，預計單位容量成本降低約10%、功耗效率提高逾10%、可靠性高出逾35%，以滿足AI應用驅動的資料中心儲存需求。
AI-generated summary
Why It Matters
在3D NAND快閃記憶體市場，三星和SK海力士持續增加堆疊層數，而日本鎧俠則採取不同策略，將第10代產品定格在332層。
NAND不是疊越高越好？鎧俠用332層挑戰三星、海力士，背後盤算曝光。（示意圖，路透）
〔財經頻道／綜合報導〕在當前的3D NAND 快閃記憶體市場中，三星電子與SK海力士持續推高3D NAND堆疊層數，試圖在數字上壓制對手，但日本鎧俠卻反其道而行，策略性地選擇將第10代產品定格在「332層」，這並非技術落後的妥協，而是鎧俠經過縝密商業計算後的主動選擇，其答案在於拒絕盲目堆疊，而是追求成本與可靠性組成的「黃金三角」。
日本記憶體大廠鎧俠宣布，第10代BiCS FLASH 3D NAND技術BiCS10已開始向客戶送樣，首款產品為1Tb三層單元（TLC）晶片，將由岩手縣北上工廠第二期生產，預計2027年全面量產。
在NAND產業長期追逐更高層數之際，鎧俠並未單純跟進數字競賽，而是把BiCS10定在332層。鎧俠估算，相較超過400層的設計，332層可使單位容量成本降低約10%、功耗效率提高逾10%、儲存單元可靠性則高出逾35%。原因在於，持續增加堆疊層數雖可提高密度，卻也會推升晶圓製造成本，並使每層儲存單元變薄，增加功耗及電荷保存的挑戰。
鎧俠的策略不是放棄容量，而是同時透過垂直堆疊與橫向縮小設計，提高晶片密度。BiCS10採用332層結構後，位元密度較第8代增加59%、達到每平方毫米29Gb；同時沿用自第8代導入的CMOS直接鍵結陣列技術（CBA）與節距選通汲極技術（OPS）。
CBA技術將控制邏輯的CMOS晶圓與儲存單元陣列分開製造，再透過晶圓鍵合組合，使兩部分能分別採用適合的製程。受惠於相關技術，BiCS10的NAND介面速度達到4.8Gbps、較目前量產的第8代提高33%；寫入與讀取功耗效率則分別改善18%與30%、以滿足資料中心和企業級儲存對速度及能源效率的需求。
鎧俠計畫將BiCS10主力放在大容量、高效能的企業級與資料中心SSD，因應AI應用推升的儲存需求；第9代產品則沿用較成熟的218層陣列、兼顧投資效率與高效能，形成兩條產品路線並行的布局。
這項策略也顯示，3D NAND競爭已不再只是「誰疊得最高」。當產品跨越300層後，晶片廠如何在容量密度、成本、功耗與耐用性之間取得平衡，可能比單純增加層數更加重要。鎧俠押注的332層，正是希望以實際使用效率、而非最高層數，爭取AI資料中心客戶的訂單。
What to Watch
AI outlook — possibilities, not facts
鎧俠的332層NAND技術將在2027年全面量產。
Very likely · Within years
Open Questions
- 鎧俠的332層技術能否在市場上取得顯著優勢？
- 其他廠商是否會跟進鎧俠的策略？
