SK海力士規劃3D DRAM技術，外界關注與台積電合作擴大可能性

SK海力士積極布局下一代3D DRAM，最新技術路線顯示，公司計畫將負責資料儲存的DRAM記憶體單元，與負責資料輸入輸出的周邊電路分開製造，再透過3D堆疊技術整合，其中周邊電路將導入先進邏輯晶圓代工製程。由於SK海力士目前已在第六代高頻寬記憶體（HBM）HBM4採用台積電先進邏輯製程，外界關注未來雙方是否進一步擴大合作。《朝鮮日報》報導，韓國半導體業界週二（15日）消息指出，SK海力士於8日舉行的「2026 Future Forum」提出下一代3D技術主要方向，包括最大化資料匯流排寬度、超短距離傳輸，以及以邏輯晶圓代工製程製造DRAM周邊電路。目前DRAM主要由儲存資料的記憶體單元，以及負責資料讀寫、定址與輸入輸出的周邊電路組成，過去通常在同一套DRAM製程中完成。不過，兩者對製程的要求不同，記憶體製程重視在有限面積內可靠儲存大量資料，邏輯製程則強調高速運算與電源效率，因此若採單一製程，可能限制兩者各自最佳化的空間。SK海力士提出的「邏輯晶圓代工化」概念，就是將DRAM周邊電路從記憶體單元中分離，分別採用最適合的製程，再透過3D堆疊與細間距鍵合技術連接。但這並不代表SK海力士會將整個DRAM製造流程外包給晶圓代工廠，而是針對不同功能採取不同製程。隨著人工智慧（AI）加速器處理的資料量快速增加，記憶體效能已不只是容量問題，資料能否以更快速度、在更低功耗下傳送至運算單元，也成為影響整體系統效能的關鍵。這也是SK海力士將資料匯流排寬度、傳輸距離及邏輯製程列為3D技術重點的原因。事實上，SK海力士與台積電的記憶體、邏輯製程合作已經在HBM4落地。SK海力士在HBM3E（第五代HBM）以前，基礎晶粒（base die）主要採自有製程，但從HBM4（第六代HBM）開始改採台積電先進邏輯製程，雙方並於2024年正式確立HBM4開發及下一代封裝技術合作。HBM是將多個DRAM晶粒垂直堆疊，並透過最底部的基礎晶粒與GPU等運算單元交換資料。隨著HBM世代演進，基礎晶粒控制功能日益複雜，加上客戶對客製化功能需求增加，使先進邏輯製程的重要性持續提高。SK海力士今年4月也在台積電北美技術研討會上，將記憶體與邏輯技術整合列為下一代記憶體發展方向，並表示相關技術將從HBM4進一步擴展至客製化HBM、高頻寬快閃記憶體（HBF），以及「邏輯上的3D堆疊DRAM」。不過報導指出，外界目前仍不能直接解讀為SK海力士將把3D DRAM的邏輯部分交給台積電。韓國產業經濟與貿易研究院（KIET）研究委員金良彭（Kim Yang-paeng，音譯）指出，目前3D DRAM擴大與外部晶圓代工廠合作的可能性仍偏低；但若SK海力士未來產品上市進度落後競爭對手，外部晶圓代工合作的可能性就可能提高。金良彭表示，外部晶圓代工廠可以在內部開發速度不足時，成為縮短開發時間、加快技術進展的選項。三星電子與SK海力士過去也持續發展結合記憶體與系統功能的技術，例如將運算功能整合進記憶體的「記憶體內運算」（PIM）。相較於同時擁有記憶體與晶圓代工業務的三星電子，SK海力士可以視需求採用外部晶圓代工廠。不過，分析師認為，目前仍難斷言哪種模式更有利於下一代DRAM開發，最終仍取決於不同產品的開發結果與時程。金良彭指出，原本具有優勢的模式，後續也可能成為限制，因此這並非單純「記憶體與晶圓代工界線模糊化」，而是記憶體廠商在有需要時選擇利用晶圓代工資源的新模式。